高密度ASIC和百萬門級FPGA的使用帶來了一個新的問題，即信號完整性問題，它在芯片內(nèi)外都可能存在。如果IC設(shè)計人員沒有使用良好的接地技術(shù)，挨得很近的連線之間產(chǎn)生的片上寄生效應(yīng)和互聯(lián)耦合很快會導(dǎo)致通信延遲，此外片外I/O緩沖器同步開關(guān)噪聲、封裝寄生效應(yīng)、芯片和線路板連接部分產(chǎn)生的串?dāng)_及回聲信號等也會使得表面上行得通的系統(tǒng)設(shè)計根本無法工作。本文將介紹信號完整性工具的選用問題。 

現(xiàn)代線路設(shè)計的密度不斷增加，要求必須對信號完整性進行驗證，因為當(dāng)信號在線路板間傳輸或靠近鄰近的信號時,信號會處于各種阻抗不匹配的情形中。此外，很多這類設(shè)計問題都是在不知不覺中產(chǎn)生的，大多數(shù)情況下的信號完整性問題如信號過強及回聲信號等，主要是由驅(qū)動IC的驅(qū)動能力和轉(zhuǎn)換時間造成。雖然拓?fù)浣Y(jié)構(gòu)沒有改變，但一些未公開的變更，如芯片尺寸縮小或技術(shù)改變等，都很容易使一個已證明是合格的設(shè)計變得勉強合乎要求，這種影響有時候是災(zāi)難性的?；芈曅盘枙鹌骷a(chǎn)生多重時鐘，信號過強則會導(dǎo)致時序錯誤并損壞元件。 

手工解決已經(jīng)過時 

日趨復(fù)雜的任務(wù)大大改變了通信線路板的構(gòu)成方式。以前的線路板設(shè)計人員開發(fā)產(chǎn)品時，可以用一個成熟并經(jīng)過證實的IC系列，采用IC供應(yīng)商提供的設(shè)計規(guī)則,但現(xiàn)在這種情形已基本消失了。定制ASIC能極大增加產(chǎn)品性能和集成度，但同時也迫使線路板設(shè)計人員要用大量時間執(zhí)行特殊測量，并手動解決信號完整性問題，不斷改變設(shè)計的布局與布線。在如今面市時間將決定產(chǎn)品是否成功的競爭環(huán)境下，幾乎沒有設(shè)計人員有那么多充裕的時間。最近10年里，由于設(shè)計的復(fù)雜程度急劇增加，西門子的設(shè)計工程師愈來愈清楚地認(rèn)識到，為了確保設(shè)計質(zhì)量，信號完整性分析必須成為設(shè)計流程的一個組成部分。 

上世紀(jì)90年代中期，西門子設(shè)計部門的設(shè)計環(huán)境最初建立在Cadence前端工具上，它與公司內(nèi)部開發(fā)的布線工具相連。不過后來，開發(fā)人員將前端工具改為Mentor Graphics的Design Architect，印刷線路板設(shè)計仍采用自己公司的Board Station產(chǎn)品，另外還使用多種驗證和分析工具進行軟/硬件協(xié)同模擬、熱分析和時序驗證。這樣通過用手工再改進一些可能出問題的地方，信號完整性問題很大程度上可以得到解決。 

但由于線路板的復(fù)雜程度迅速增加，有些板中的信號數(shù)量已經(jīng)達(dá)到5,000種，采用的ASIC管腳也在1,000個以上，因此手工建立設(shè)計限制以確保信號完整性這一作法很快就行不通了。Spice模型并不是很容易就能得到，而且就算有，其性能和功能也有很大的局限性，并缺乏與CAD主機系統(tǒng)聯(lián)系的接口，所以我們的工程師們考慮自己開發(fā)一種信號分析工具，簡化信號完整性設(shè)計過程，并提供最好的準(zhǔn)確性和速度。所需要的工具要能夠?qū)φ麄€線路板進行分析，并迅速判斷信號過強和不足的問題，對特殊類型信號的單調(diào)性進行測定，確認(rèn)多閾值交叉，以及進行綜合串?dāng)_分析。設(shè)計小組的最終目標(biāo)是保證每個設(shè)計的每塊線路板電氣性能在測試時能一次通過。 

優(yōu)先考慮串?dāng)_ 

串?dāng)_是需要首先考慮的問題。由于線路板密度增加以及數(shù)據(jù)傳輸率隨之急劇上升，因干擾而引發(fā)故障的潛在危險也在逐漸增加。設(shè)計人員苦于應(yīng)付各種信號的微小變化、蝕刻線寬線距以及接收器靈敏度等問題，所以找出潛在的問題也愈來愈成為一個挑戰(zhàn)。我們的工程師得出的結(jié)論是：解決這個問題需要一種工具，能在整個線路板對整個設(shè)計計算串?dāng)_，并提供精確的線路損耗算法。 

該工具還必須要模擬各種不同類型印刷線路板上的數(shù)字信號，預(yù)測系統(tǒng)級噪聲及連線之間的相互影響。它也要對參數(shù)進行完整提取，包括電感電容網(wǎng)絡(luò)對串?dāng)_的影響、絕緣介質(zhì)損耗、線阻抗與趨膚效應(yīng)損耗等，并提供報告以判定信號延時、信號過度與不足、非單調(diào)信號邊緣情況、負(fù)載不正確以及邏輯閾值不匹配等不利情形。此外，它必須支持各種不同類型的驅(qū)動器模型，包括I/O緩沖器接口規(guī)范(IBIS)、Spice以及客戶定制的行為模型。 

沒有全能工具 

對任何一家同時有多個開發(fā)項目的大型公司而言，沒有一套“全能”工具能夠滿足所有設(shè)計小組的需求，西門子ICN當(dāng)然也是這種情況。為滿足線路分析和布線要求，我們公司大約80%的設(shè)計組都轉(zhuǎn)向XTK，這是Innoveda公司(以前的Viewlogic Systems)的一套和Specctra自動布線器合在一起的信號完整性工具，Specctra最初由Coopers & Chyan技術(shù)公司開發(fā)，現(xiàn)在由Cadence Design Systems銷售。我們的設(shè)計人員普遍認(rèn)為這兩種工具的結(jié)合可提供迄今為止最全面的線路板分析解決方案(圖1)。另一部分設(shè)計人員選擇用Interconnect Synthesis，它是一套由Mentor Graphics公司開發(fā)的線路板布線和分析工具。 

盡管XTK具有非常突出的性能，但將它引入西門子的產(chǎn)品開發(fā)中也不是沒有一點阻力。我們的設(shè)計人員本能地都喜歡那些他們用慣了的手工方法解決信號完整性問題，并且從一開始大家就很清楚使用XTK不會加快布線過程。實際上，因為該工具在設(shè)計過程中新增加了一級分析，所以完成設(shè)計第一次布線還要花更多的時間。此時，我們面臨的最大問題是說服設(shè)計小組相信，在開始布線時多花一點時間使用信號完整性工具，在設(shè)計后部可以避免耗時的反復(fù)驗證，最終會更省時。 

通過將信號完整性功能在設(shè)計過程中逐漸提前，這種擔(dān)心開始部分有所緩和。起初XTK僅僅作為布線后的一種分析手段，但我們逐漸發(fā)現(xiàn)避免錯誤的最好方法是在布線前就使用這個工具。實際上，一項早期研究發(fā)現(xiàn)：將信號完整性分析放在布線后進行時，通常設(shè)計小組每塊線路板要花一個月的時間才能發(fā)現(xiàn)設(shè)計中的問題；當(dāng)我們把信號完整性分析提到布線前進行時，排除缺陷的時間降到了兩周以下。 

如今，我們的設(shè)計人員在布線前使用信號完整性分析為硬件開發(fā)人員提供設(shè)計指導(dǎo)，設(shè)計組的目的是在布線前進行分析。這樣，在元器件布局件時，就可將前面所得數(shù)據(jù)用于確保不會產(chǎn)生潛在的信號完整性問題。其次，通過將串?dāng)_算法集成到布線過程中，我們最終希望用信號完整性數(shù)據(jù)生成設(shè)計規(guī)則，這樣可以徹底去除潛在的串?dāng)_問題。 

確保模型準(zhǔn)確性 

西門子的工程師在執(zhí)行信號完整性策略時，最大的問題是能否得到精確的元器件模型。布線前進行信號完整性分析的關(guān)鍵是在設(shè)計流程早期就要得到模型，但由于西門子在設(shè)計線路板時使用了越來越多的高密度ASIC，使得這項工作變得十分困難；加上只有少數(shù)芯片供應(yīng)商能提供IBIS模型，即使有模型質(zhì)量也是勉勉強強。所以現(xiàn)在很多工程師說他們要花一半的時間用于模型的獲取、調(diào)試和驗證模擬上。 

為了解決這個問題，我們設(shè)立了自己的模型小組作為元件工程中心的一部分。他們是元器件方面的專家，從供應(yīng)商那里獲得Spice模型后可以在其基礎(chǔ)上建立起行為級IBIS模型。如果是從供應(yīng)商那里直接得到的IBIS模型，則對其準(zhǔn)確性和語法進行檢查。大約有20%的元件不能立即得到Spice或IBIS模型，工程師們就直接從測量數(shù)據(jù)或產(chǎn)品規(guī)格中生成默認(rèn)的模型，通常會將該模型與Spice模擬或測量的數(shù)據(jù)相比較以確保其準(zhǔn)確性。這樣，西門子ICN的工程師們逐漸建立起自己一個規(guī)模巨大的IBIS模型數(shù)據(jù)庫。從長期來看，西門子希望能向芯片供應(yīng)商提供自己在建模方面的經(jīng)驗，以便將來設(shè)計時可以盡早獲得準(zhǔn)確的模型(圖2)。 

在多層板設(shè)置上，使用信號完整性分析已被證明作用巨大。我們選擇信號完整性工具時，最初沒有考慮其多層板處理能力，我們的小組開發(fā)了大量多層板解決方案。例如最近的一個設(shè)計項目中，設(shè)計人員用兩個正在開發(fā)的線路板、兩塊以前開發(fā)的線路板和4條DIMM(來自于三個不同供應(yīng)商，并全部裝在其中較新的一塊板上)模擬一個背板。為了保證設(shè)計的性能符合要求，設(shè)計小組要從三個DIMM供應(yīng)商那里拿到產(chǎn)品資料并模擬整個配置。 

復(fù)雜性提高 

如今印刷線路板設(shè)計遇到的一個現(xiàn)實是元件信號上升/下降沿速度更快、系統(tǒng)時鐘頻率越來越高，這樣給每個線路板設(shè)計人員都帶來了各種各樣的問題，同時將多層板系統(tǒng)設(shè)計的復(fù)雜程度提高到一個新的高度。次納秒級上升/下降沿速度也許在單獨一塊板上可以很好地工作，但當(dāng)它要和系統(tǒng)中其它板連接時很難預(yù)料會發(fā)生什么問題；此外，多層板不同的構(gòu)造對系統(tǒng)EMI和互連延時等也有不同的影響。 

為解決類似這樣的問題，我們發(fā)現(xiàn)工具還需要能應(yīng)付許多其它要求，例如支持印刷線路板數(shù)據(jù)庫以及執(zhí)行系統(tǒng)級分析等，同時它還必須進行布線前的分析，幫助在樣機制作過程中分析關(guān)鍵時鐘頻率和數(shù)據(jù)網(wǎng)絡(luò)布線策略。到目前為止，我們依靠最小/最大模型幫助識別元件及環(huán)境的變化怎樣影響電性能和可制造性，不過將來還需要有掃描和蒙特卡洛分析能力。 

另外速度也是一個問題。大型多層板結(jié)構(gòu)通常處理起來相當(dāng)費力，所以為了使模擬的時間保持在一個合理的水平上需要使用高性能工具。XTK的模擬速度比Spice至少要快100倍，證明其處理能力還是非常有吸引力的。 

可觀的回報 

西門子在設(shè)計過程中將信號完整性分析前移取得了可觀的回報。最近公司內(nèi)部分析發(fā)現(xiàn)，將信號完整性分析提到布線前實施平均可減少約兩周的設(shè)計時間，并且線路板的性能也得到改善。研究還表明，僅使用自動信號完整性工具即可提高10%的性能。 

但給人印象最深的也許還在線路板質(zhì)量的改進上。通過使用信號完整性分析和公司內(nèi)部開發(fā)的設(shè)計規(guī)則檢測器，西門子的工程師們發(fā)現(xiàn)他們排除了一項曾長期存在的線路板失效現(xiàn)象，這種失效大約每5,000塊板就會產(chǎn)生一塊。同時，重復(fù)設(shè)計的數(shù)量也大幅度減少。研究表明，每設(shè)計兩塊板就可以減少一次重復(fù)。實際上自從采用了信號完整性分析以來，西門子工程師們就沒有出現(xiàn)過一塊第一次測試就有信號完整性問題的線路板。最終的結(jié)論是，在設(shè)計周期早期投資于信號完整性分析確實物有所值，設(shè)計上一點點變動就能帶來更高質(zhì)量、更低成本的線路板。